三态门逻辑电路图（三态门）

关于三态门逻辑电路图，三态门不少朋友还不清楚，今天小二来为大家解答以上的问题，现在让我们一起来看看吧！

1、高电平,低电平,高阻态称为三态.可以具备这三种状态的器件就叫做三态(门,总线,......). 高电平,低电平可以由内部电路拉高和拉低.而高阻态时引脚对地电阻无穷,此时读引脚电平时可以读到真实的电平值. 当有多个输出连接在一起---常用在BUS上-那么,在同一时候应当只能有一个输出有效,而其它的输出端不能影响它---它们不能为0,也不能为1--只能处于高阻态. 当有多个输出连接在一起---常用在BUS上-那么,在同一时候应当只能有一个输出有效,而其它的输出端不能影响它---它们不能为0,也不能为1--只能处于高阻态. 高阻可以理解为线断开了。

2、因为如果没有这种的话，那样，Pin上的电平会影响外部线路的信号的。

3、 Pull－up是拉高电阻。

4、如果在输入状态下，外部的Pin没有接电路。

5、那么当你去读这个端口时，相应的Pin的数据将读到高电平(1),如果为Pull－low,则为低电平（0)，另有一种为Pure,这时的电平不能确定。

6、 通常在数据总线上接有多个器件，每个器件通过OE/CE之类的信号选通。

7、如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。

本文到此分享完毕，希望对你有所帮助。

　　免责声明：本文由用户上传，与本网站立场无关。财经信息仅供读者参考，并不构成投资建议。投资者据此操作，风险自担。 如有侵权请联系删除！